RTLを語る会(14) ～FPGAの現実～

2017/09/24(日)13:00 〜 18:00 開催
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FPGA

イベント内容

概要

暑さも過ぎ(？)、RTLを語る季節がやってきました。

今回はグダる回ではなく、ここでしか語れないエピソードも 交えつつ、進めていきたいと思います。

参加費は、会場の使用費として利用いたします。 ご了承下さいませ。

昨年の今頃に実施した内容は下記リンクをご覧下さい。ご参考まで。

https://talkrtl.connpass.com/event/36574/

※管理者の判断により、キャンセルさせていただく場合があります。ご了承下さい。

タイムライン(仮)

都合に合わせて大きく変わる場合があります。

時間 内容 発表者
12:30 ~ 13:00 開場、受け付け
13:00 ~ 13:15 あいさつ @tethys_seesaa
13:15 ~ 14:20 (設計)SystemVerilog を使用したXilinx FPGA開発(仮) @tethys_seesaa
14:30 ~ 15:50 私のVivado HLS力は53万です 2 ～私が踏んだトホホなVivado HLSバグ～(仮) @hiyuh さん
16:00 ~ 17:00 「ゼロから作るDeep Learning」の畳み込みニューラルネットワークのハードウェア化(仮) @marsee101 さん
17:00 ~ 17:10 (未定)
17:10 ~ 17:30 Microsemi FPGAはいいぞ！ Microsemi FPGAの紹介とRISC-Vを動かしてみた話(仮) @shibatchii さん
17:40 ~ 17:50 見える！FPGA(仮) @hanetsuki_y (羽月) さん
18:00 ~ 18:30 LT、ディスカッションその他

注意事項

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