FPGAエクストリーム・コンピューティング 第5回

イベント内容

もうCPUに縛られたコンピューティングは飽きた！FPGAの新しい遊び方を考える会です。ビールとピザをご用意しますので、飲みながら食べながらわいわいやりましょう。これまでのfpgaxのレポートはこちらをどうぞ。

参加費：1000円（ビール＆ピザ）

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6:30pm - 7:30pm

イーツリーズ・ジャパン 船田悟史さん：FPGAにネットワーク処理を実装してきた話と、これからの話

TCP/UDP/IPやHTTPをFPGAに実装してたきた経験を踏まえ、ネットワーク処理をFPGAで実現する上でのノウハウや苦楽を紹介します。特に、ネットワークプロトコル処理を簡単に実装するために産み出した、独自の設計思想であるUPLの着想とその強みを解説します。また10GbEをFPGAで処理するための取組みについて述べます。

7:30pm - 8:30pm

@marsee101さん：ラプラシアンフィルタをZedBoardで実装（ソフトウェアからハードウェアにオフロード）

ARM/FPGA混載プロセッサZynqを搭載したZedBoardを用いて、画像のエッジ抽出フィルタの一種であるラプラシアンフィルタを以下の3種類の方法で実装、それぞれの性能を比較した結果を解説します。

• C言語でソフトウェア実装し、チューニングを実施
• C to HDL（高位合成）ツールのVivado HLSを使用し、AXI Lite slave IPとしてハードウェア実装
• HDLを使用してハードウェア実装

8:30pm - 9:00pm

ビール＆ピザタイム

9:00pm - 10:00pm

@shtaxxxさん：PyCoRAM: Python-Verilog高位合成とメモリ抽象化によるFPGAアクセラレータ向けIPコア開発フレームワーク

AMBA AXI4などのインターコネクトとIPコアベースのFPGAの統合開発環境を用いることにより、 従来のHDLベースの開発と比べて開発効率が大幅に向上します。本発表では、発表者が開発している、 FPGAアクセラレータ向けIPコア開発フレームワークであるPyCoRAMを紹介します。PyCoRAMは、計算カーネルのパイプラインなどのRTL記述とアプリケーションのメモリアクセスパターンを記述したPythonのソースコードから、アクセラレータのAXI4インターコネクト向けIPコアを自動的に生成するフレームワークです。 本発表では、PyCoRAMにおけるプログラミングモデルと、Python-to-Verilog高位合成コンパイラを含むツールチェインの実装などについて解説します。

10:00pm - 10:30pm

エルザジャパン 技術部 鈴木篤志さん：Solarflare Application Onload Engine (AOE) 製品概要と開発キット(FDK)の紹介

高性能10Gbイーサネットサーバーアダプター市場で広く普及しているOpenOnload 対応の Solarflare NIC ASIC とサーバーからオンザフライで再構成可能な FPGA NIC とがハイブリッド化したユニークな AOE 製品の概要および、Altera QuartusIIと統合した開発環境を提供するFDKについて，実例を交えて紹介します。

10:30pm - 11:00pm

@kisさん：高位合成ツールの話

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会場に関する注意

• 開場は18:00からです。18Fが受付となっていますが、18Fに止まるエレベータと止まらないのがありますので注意してください。
• 参加される方は受付で名刺を集めさせて頂きます。なお名刺の無い方は受付にて記名して頂きます
• 20:00を過ぎると正面のドアはロックされてしまいますので遅刻された方は主催者もしくは@nifty_engineer までご連絡下さい。
• お手洗い、喫煙所は自動ロックされるドアの外にあります。 休憩時間にはスタッフが待機しますが、それ以外の時間に お手洗いなどに行かれる方はスタッフに一声かけて頂ければと思います なお万一ロックアウトされてしまった場合には主催者もしくは @nifty_engineer までご連絡下さい

注意事項