FPGA 設計品質向上 と 設計資産有効活用セミナー

概要

最近は、C++ などの高位言語から RTL を生成できるようになりましたが、FPGA の性能を十分に引き出すのは
まだまだ難しく、 また、新規デザインと言っても 中身は旧デザインの流用がほとんどではないでしょうか？
そこで、過去の設計資産をうまく使い回すことがスムーズな RTL 設計では重要となります。

本セミナーでは、メンター・グラフィックス社の HDL Designer を用いて RTL の設計品質を底上げし、 設計全体の品質を上げる方法と設計資産(既存のデザイン)を効率よく再利用することで、開発工数を削減する方法についてご紹介いたします。

こんな人にオススメ

● RTL を簡単に作りたい方
● 設計品質のばらつきを改善したい方
● 設計資産の有効活用をしたい方
● 他人の作った RTL を迅速に理解したい方
● 外部委託で設計したデザインの品質をチェックしたい方

費用

無料

アジェンダ

FPGA 設計の現状と問題点

・ FPGA 設計のトレンドと課題
・ 問題となるコーディング例と考察

設計品質の底上げ

・ 既存の HDLデザインをスムーズに理解するには
・ 設計者によってバラつく HDL の品質を向上させる方法
・ ツールを用いて HDL コーディングを自動検証

HDL の開発工数削減

・ ブロック図/ステートマシン/フローチャート/表から HDL を自動生成
・ 設計デザインの管理方法
・ 仕様書を簡単、早く作成する方法

まとめ ・ 質疑応答

お持ち物

お名刺 1枚と筆記用具
テスト用の HDL をUSBメモリに入れて会場に持って来て頂ければ、その場で HDL を解析致します。